Instruction d'utilisation Renesas SH7641

Instruction d'utilisation pour le dispositif Renesas SH7641

Dispositif: Renesas SH7641
Catégorie: Carte réseau
Fabricant: Renesas
Dimension: 6.38 MB
Date d'addition: 5/26/2013
Nombre des pages: 1036
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Résumés

Vous trouverez ci-dessous les annonces des contenus qui se trouvent sur les pages suivantes de l'instruction de Renesas SH7641. Si vous voulez parcourir rapidement le contenu des pages suivantes de l'instruction, vous pouvez en profiter.

Résumés du contenu
Résumé du contenu de la page N° 1

REJ09B0023-0400









SH7641
32
Hardware Manual

Renesas 32-Bit RISC Microcomputer
SuperH™ RISC engine Family / SH7641 Series


SH7641 HD6417641










Rev.4.00
Revision Date: Sep. 14, 2005

Résumé du contenu de la page N° 2

Rev. 4.00 Sep. 14, 2005 Page ii of l

Résumé du contenu de la page N° 3

Keep safety first in your circuit designs! 1. Renesas Technology Corp. puts the maximum effort into making semiconductor products better and more reliable, but there is always the possibility that trouble may occur with them. Trouble with semiconductors may lead to personal injury, fire or property damage. Remember to give due consideration to safety when making your circuit designs, with appropriate measures such as (i) placement of substitutive, auxiliary circuits, (ii) use of nonflammabl

Résumé du contenu de la page N° 4

General Precautions on Handling of Product 1. Treatment of NC Pins Note: Do not connect anything to the NC pins. The NC (not connected) pins are either not connected to any of the internal circuitry or are used as test pins or to reduce noise. If something is connected to the NC pins, the operation of the LSI is not guaranteed. 2. Treatment of Unused Input Pins Note: Fix all unused input pins to high or low level. Generally, the input pins of CMOS products are high-impedance input pins.

Résumé du contenu de la page N° 5

Important Notice on the Quality Assurance for this LSI Although the wafer process and assembly process of this LSI are entrusted to the external silicon foundries, the quality of this LSI is guaranteed for the customers under the quality assurance system of our company. However, if it is clear that our company is responsible for a defective product, we will only offer, after the agreement of both parties, to exchange it with a new product from stock. The following shows the robustness (ref

Résumé du contenu de la page N° 6

Configuration of This Manual This manual comprises the following items: 1. General Precautions on Handling of Product 2. Configuration of This Manual 3. Preface 4. Contents 5. Overview 6. Description of Functional Modules • CPU and System-Control Modules • On-Chip Peripheral Modules The configuration of the functional description of each module differs according to the module. However, the generic style includes the following items: i) Feature ii) Input/Output Pin iii) Register Des

Résumé du contenu de la page N° 7

Rev. 4.00 Sep. 14, 2005 Page vii of l

Résumé du contenu de la page N° 8

Preface The SH7641 RISC (Reduced Instruction Set Computer) microcomputer includes a Renesas Technology original RISC CPU as its core, and the peripheral functions required to configure a system. Target Users: This manual was written for users who will be using this LSI in the design of application systems. Users of this manual are expected to understand the fundamentals of electrical circuits, logical circuits, and microcomputers. Objective: This manual was written to explain the hardware

Résumé du contenu de la page N° 9

Rules: Register name: The following notation is used for cases when the same or a similar function, e.g. serial communication, is implemented on more than one channel: XXX_N (XXX is the register name and N is the channel number) Bit order: The MSB (most significant bit) is on the left and the LSB (least significant bit) is on the right. Number notation: Binary is B'xxxx, hexadecimal is H'xxxx, decimal is xxxx. Signal notation: An overbar is added to a low-active signal: xxxx Relate

Résumé du contenu de la page N° 10

Abbreviations ADC Analog to digital converter ALU Arithmetic logic unit bpp bits per pixel bps bits per second BSC Bus state controller CODEC Coder-decoder CPG Clock pulse generator CPU Central processing unit CRC Cyclic redundancy check DMAC Direct memory access controller DSP Digital signal processor ESD Electrostatic discharge ECC Error checking and correction etu Elementary time unit FIFO First-in first-out Hi-Z High impedance H-UDI User debugging interface INTC Interrupt c

Résumé du contenu de la page N° 11

USB Universal serial bus WDT Watch dog timer Rev. 4.00 Sep. 14, 2005 Page xi of l

Résumé du contenu de la page N° 12

Rev. 4.00 Sep. 14, 2005 Page xii of l

Résumé du contenu de la page N° 13

Contents Section 1 Overview................................................................................................1 1.1 Features.................................................................................................................................. 1 1.2 Block Diagram....................................................................................................................... 7 1.3 Pin Assignments..................................................................

Résumé du contenu de la page N° 14

3.1.5 Shift Operations.................................................................................................... 109 3.1.6 Most Significant Bit Detection Operation ............................................................ 112 3.1.7 Rounding Operation.............................................................................................. 115 3.1.8 Overflow Protection.............................................................................................. 117 3.1.9 Data

Résumé du contenu de la page N° 15

6.2 Register Descriptions......................................................................................................... 166 6.2.1 Standby Control Register (STBCR)...................................................................... 166 6.2.2 Standby Control Register 2 (STBCR2)................................................................. 167 6.2.3 Standby Control Register 3 (STBCR3)................................................................. 168 6.2.4 Standby Control Regi

Résumé du contenu de la page N° 16

9.1.1 TRAPA Exception Register (TRA) ...................................................................... 198 9.1.2 Exception Event Register (EXPEVT)................................................................... 199 9.1.3 Interrupt Event Register 2 (INTEVT2)................................................................. 199 9.2 Exception Handling Function ............................................................................................ 200 9.2.1 Exception Handling Flow ..

Résumé du contenu de la page N° 17

10.6.2 Timing to Clear an Interrupt Source ..................................................................... 240 Section 11 User Break Controller (UBC) ..........................................................241 11.1 Features.............................................................................................................................. 241 11.2 Register Descriptions......................................................................................................... 2

Résumé du contenu de la page N° 18

12.4.4 SDRAM Control Register (SDCR)....................................................................... 314 12.4.5 Refresh Timer Control/Status Register (RTCSR)................................................. 317 12.4.6 Refresh Timer Counter (RTCNT)......................................................................... 319 12.4.7 Refresh Time Constant Register (RTCOR) .......................................................... 319 12.4.8 Reset Wait Counter (RWTCNT) ....................

Résumé du contenu de la page N° 19

Section 14 U Memory........................................................................................451 14.1 Features.............................................................................................................................. 451 14.2 U Memory Access from CPU ............................................................................................ 452 14.3 U Memory Access from DSP....................................................................................

Résumé du contenu de la page N° 20

2 16.3.9 I C Bus Shift Register (ICDRS)............................................................................ 487 16.3.10 NF2CYC Register (NF2CYC).............................................................................. 487 16.4 Operation ........................................................................................................................... 488 2 16.4.1 I C Bus Format................................................................................................


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