Texas Instruments TMS320C6455 دليل المستخدم

دليل المستخدم للجهاز Texas Instruments TMS320C6455

جهاز: Texas Instruments TMS320C6455
فئة: أجزاء الكمبيوتر
الصانع: Texas Instruments
مقاس: 0.36 MB
مضاف: 11/16/2014
عدد الصفحات: 50
اطبع الدليل

تحميل

كيفية استخدام هذا الموقع؟

هدفنا هو أن نوفر لك وصولاً سريعًا إلى محتوى دليل المستخدم الخاص بـ Texas Instruments TMS320C6455. باستخدام المعاينة عبر الإنترنت ، يمكنك عرض المحتويات بسرعة والانتقال إلى الصفحة حيث ستجد الحل لمشكلتك مع Texas Instruments TMS320C6455.

لراحتك

إذا لم يكن البحث في دليل المستخدم Texas Instruments TMS320C6455 مباشرة على موقع الويب هذا مناسبًا لك ، فهناك حلان محتملان:

  • عرض ملء الشاشة - لعرض دليل المستخدم بسهولة (بدون تنزيله على جهاز الكمبيوتر الخاص بك) ، يمكنك استخدام وضع العرض بملء الشاشة. لبدء مشاهدة دليل المستخدم Texas Instruments TMS320C6455 بملء الشاشة ، استخدم الزر تكبير الشاشة.
  • التنزيل على جهاز الكمبيوتر الخاص بك - يمكنك أيضًا تنزيل دليل المستخدم Texas Instruments TMS320C6455 على جهاز الكمبيوتر لديك والاحتفاظ به في ملفاتك. ومع ذلك ، إذا كنت لا تريد أن تشغل مساحة كبيرة على القرص الخاص بك ، فيمكنك دائمًا تنزيله في المستقبل من ManualsBase.
Texas Instruments TMS320C6455 دليل الاستخدام - Online PDF
Advertisement
« Page 1 of 50 »
Advertisement
النسخة المطبوعة

يفضل العديد من الأشخاص قراءة المستندات ليس على الشاشة ، ولكن في النسخة المطبوعة. تم أيضًا توفير خيار طباعة الدليل ، ويمكنك استخدامه بالنقر فوق الارتباط أعلاه - اطبع الدليل. لا يتعين عليك طباعة الدليل بالكامل Texas Instruments TMS320C6455 ولكن الصفحات المحددة فقط. ورق.

الملخصات

ستجد أدناه معاينات لمحتوى أدلة المستخدم المقدمة في الصفحات التالية لـ Texas Instruments TMS320C6455. إذا كنت ترغب في عرض محتوى الصفحات الموجودة في الصفحات التالية من الدليل بسرعة ، فيمكنك استخدامها.

ملخصات المحتويات
ملخص المحتوى في الصفحة رقم 1

TMS320C6455/C6454 DSP
DDR2 Memory Controller
User 's Guide
Literature Number: SPRU970G
December 2005 –Revised June 2011

ملخص المحتوى في الصفحة رقم 2

2 SPRU970G –December 2005 –Revised June 2011 Submit Documentation Feedback Copyright © 2005 –2011, Texas Instruments Incorporated

ملخص المحتوى في الصفحة رقم 3

Contents Preface ....................................................................................................................................... 7 1 Introduction ........................................................................................................................ 9 1.1 Purpose of the Peripheral .............................................................................................. 9 1.2 Features ...................................................................

ملخص المحتوى في الصفحة رقم 4

www.ti.com List of Figures 1 Device Block Diagram .................................................................................................... 10 2 DDR2 Memory Controller Signals....................................................................................... 12 3 DDR2 MRS and EMRS Command...................................................................................... 14 4 Refresh Command ........................................................................................

ملخص المحتوى في الصفحة رقم 5

www.ti.com List of Tables 1 DDR2 Memory Controller Signal Descriptions......................................................................... 12 2 DDR2 SDRAM Commands .............................................................................................. 13 3 Truth Table for DDR2 SDRAM Commands............................................................................ 13 4 Addressable Memory Ranges ........................................................................................

ملخص المحتوى في الصفحة رقم 6

6 List of Tables SPRU970G –December 2005 –Revised June 2011 Submit Documentation Feedback Copyright © 2005 –2011, Texas Instruments Incorporated

ملخص المحتوى في الصفحة رقم 7

Preface SPRU970G –December 2005 –Revised June 2011 Read This First About This Manual This document describes the DDR2 memory controller in the TMS320C6455/C6454 digital signal processors (DSPs). Notational Conventions This document uses the following conventions. • Hexadecimal numbers are shown with the suffix h. For example, the following number is 40 hexadecimal (decimal 64): 40h. • Registers in this document are shown in figures and described in tables. – Each register figure shows a rectangl

ملخص المحتوى في الصفحة رقم 8

8 Read This First SPRU970G –December 2005 –Revised June 2011 Submit Documentation Feedback Copyright © 2005 –2011, Texas Instruments Incorporated

ملخص المحتوى في الصفحة رقم 9

User 's Guide SPRU970G –December 2005 –Revised June 2011 C6455/C6454 DDR2 Memory Controller 1 Introduction 1.1 Purpose of the Peripheral The DDR2 memory controller is used to interface with JESD79-2B standard compliant DDR2 SDRAM devices. Memory types such as DDR1 SDRAM, SDR SDRAM, SBSRAM, and asynchronous memories are not supported. The DDR2 memory controller SDRAM can be used for program and data storage. 1.2 Features The DDR2 memory controller supports the following features: • JESD79-2B stan

ملخص المحتوى في الصفحة رقم 10

Introduction www.ti.com Figure 1. Device Block Diagram L1P cache/SRAM EMIFA L2 memory L1 program memory controller Advanced controller event Cache control triggering Bandwidth management Cache (AET) DDR2 memory control Memory protection controller Bandwidth management C64x+ CPU Memory Instruction fetch PLL2 IDMA protection SPLOOP buffer 16/32−bit instruction dispatch Instruction decode Data path A Data path B External memory L1 S1 M1 D1 D2 M2 S2 L2 controller Configuration Register file A Regist

ملخص المحتوى في الصفحة رقم 11

www.ti.com Peripheral Architecture 2 Peripheral Architecture The DDR2 memory controller can gluelessly interface to most standard DDR2 SDRAM devices and supports such features as self-refresh mode and prioritized refresh. In addition, it provides flexibility through programmable parameters such as the refresh rate, CAS latency, and many SDRAM timing parameters. The following sections describe the architecture of the DDR2 memory controller as well as how to interface and configure it to perform r

ملخص المحتوى في الصفحة رقم 12

Peripheral Architecture www.ti.com Figure 2. DDR2 Memory Controller Signals DDR2CLKOUT DDR2CLKOUT DSDCKE DCE0 DSDWE DSDRAS DSDCAS DDR2 DSDDQM[3:0] Memory DSDDQS[3:0] Controller DSDDQS[3:0] DBA[2:0] DEA[13:0] DED[31:0] DEODT[1:0] DSDDQGATE[3:0] V REFSSTL DDRSLRATE Table 1. DDR2 Memory Controller Signal Descriptions Pin Description DED[31:0] Bidirectional data bus. Input for data reads and output for data writes. DEA[13:0] External address output. DCE0 Active-low chip enable for memory space CE0.

ملخص المحتوى في الصفحة رقم 13

www.ti.com Peripheral Architecture 2.4 Protocol Description(s) The DDR2 memory controller supports the DDR2 SDRAM commands listed in Table 2. Table 3 shows the signal truth table for the DDR2 SDRAM commands. Table 2. DDR2 SDRAM Commands Command Function ACTV Activates the selected bank and row. DCAB Precharge all command. Deactivates (precharges) all banks. DEAC Precharge single command. Deactivates (precharges) a single bank. DESEL Device Deselect. EMRS Extended Mode Register set. Allows alteri

ملخص المحتوى في الصفحة رقم 14

Peripheral Architecture www.ti.com 2.4.1 Mode Register Set (MRS and EMRS) DDR2 SDRAM contains mode and extended mode registers that configure the DDR2 memory for operation. These registers control burst type, burst length, CAS latency, DLL enable/disable, single-ended strobe, etc. The DDR2 memory controller programs the mode and extended mode registers of the DDR2 memory by issuing MRS and EMRS commands. When the MRS or EMRS command is executed, the value on DBA[1:0] selects the mode register to

ملخص المحتوى في الصفحة رقم 15

www.ti.com Peripheral Architecture 2.4.2 Refresh Mode The DDR2 memory controller issues refresh commands to the DDR2 SDRAM device (Figure 4). REFR is automatically preceded by a DCAB command, ensuring the deactivation of all CE spaces and banks selected. Following the DCAB command, the DDR2 memory controller begins performing refreshes at a rate defined by the refresh rate (REFRESH_RATE) bit in the SDRAM refresh control register (SDRFC). Page information is always invalid before and after a REFR

ملخص المحتوى في الصفحة رقم 16

Peripheral Architecture www.ti.com 2.4.3 Activation (ACTV) The DDR2 memory controller automatically issues the activate (ACTV) command before a read or write to a closed row of memory. The ACTV command opens a row of memory, allowing future accesses (reads or writes) with minimum latency. The value of DBA[2:0] selects the bank and the value of A[12:0] selects the row. When the DDR2 memory controller issues an ACTV command, a delay of t is incurred before a RCD read or write command is issued. Fi

ملخص المحتوى في الصفحة رقم 17

www.ti.com Peripheral Architecture 2.4.4 Deactivation (DCAB and DEAC) The precharge all banks command (DCAB) is performed after a reset to the DDR2 memory controller or following the initialization sequence. DDR2 SDRAMs also require this cycle prior to a refresh (REFR) and mode set register commands (MRS and EMRS). During a DCAB command, DEA10 is driven high to ensure the deactivation of all banks. Figure 6 shows the timing diagram for a DCAB command. Figure 6. DCAB Command DCAB DDR2CLKOUT DDR2C

ملخص المحتوى في الصفحة رقم 18

Peripheral Architecture www.ti.com The DEAC command closes a single bank of memory specified by the bank select signals. Figure 7 shows the timings diagram for a DEAC command. Figure 7. DEAC Command DEAC DDR2CLKOUT DDR2CLKOUT DSDCKE DCE0 DSDRAS DSDCAS DSDWE DEA[13:11, 9:0] DEA[10] DBA[2:0] DSDDQM[3:0] 18 C6455/C6454 DDR2 Memory Controller SPRU970G –December 2005 –Revised June 2011 Submit Documentation Feedback Copyright © 2005 –2011, Texas Instruments Incorporated

ملخص المحتوى في الصفحة رقم 19

www.ti.com Peripheral Architecture 2.4.5 READ Command Figure 8 shows the DDR2 memory controller performing a read burst from DDR2 SDRAM. The READ command initiates a burst read operation to an active row. During the READ command, DSDCAS drives low, DSDWE and DSDRAS remain high, the column address is driven on DEA[12:0], and the bank address is driven on DBA[2:0]. The DDR2 memory controller uses a burst length of 8, and has a programmable CAS latency of 2, 3, 4, or 5. The CAS latency is three cyc

ملخص المحتوى في الصفحة رقم 20

Peripheral Architecture www.ti.com 2.4.6 Write (WRT) Command Prior to a WRT command, the desired bank and row are activated by the ACTV command. Following the WRT command, a write latency is incurred. Write latency is equal to CAS latency minus 1. All writes have a burst length of 8. The use of the DSDDQM outputs allows byte and halfword writes to be executed. Figure 9 shows the timing for a write on the DDR2 memory controller. If the transfer request is for less than 8 words, depending on the s


أدلة المستخدم البديلة
# دليل الاستخدام فئة تحميل
1 Texas Instruments MSC1211 دليل الاستخدام أجزاء الكمبيوتر 1
2 Texas Instruments ADS61xx دليل الاستخدام أجزاء الكمبيوتر 0
3 Texas Instruments MSP-FET430 دليل الاستخدام أجزاء الكمبيوتر 3
4 Texas Instruments SCAU020 دليل الاستخدام أجزاء الكمبيوتر 0
5 Texas Instruments TMS320C6712D دليل الاستخدام أجزاء الكمبيوتر 1
6 Texas Instruments MSP430x11x1 دليل الاستخدام أجزاء الكمبيوتر 1
7 Texas Instruments Evaluation Module TVP5158 دليل الاستخدام أجزاء الكمبيوتر 0
8 Texas Instruments DM648 DSP دليل الاستخدام أجزاء الكمبيوتر 0
9 Texas Instruments TMDXEVM6472 دليل الاستخدام أجزاء الكمبيوتر 0
10 Texas Instruments TMS320DM643X DMP دليل الاستخدام أجزاء الكمبيوتر 0
11 Texas Instruments TPS65023B دليل الاستخدام أجزاء الكمبيوتر 0
12 Texas Instruments TUSB3210 دليل الاستخدام أجزاء الكمبيوتر 3
13 Texas Instruments TMS320DM646x دليل الاستخدام أجزاء الكمبيوتر 1
14 Texas Instruments TPS40051 دليل الاستخدام أجزاء الكمبيوتر 2
15 Texas Instruments MSP430x1xx دليل الاستخدام أجزاء الكمبيوتر 3
16 Sony MSAKIT-PC4A دليل الاستخدام أجزاء الكمبيوتر 2
17 Sony MRW62E-S1 2694866142 دليل الاستخدام أجزاء الكمبيوتر 5
18 Philips MATCH LINE 9596 دليل الاستخدام أجزاء الكمبيوتر 17
19 Sony 64GB SDHC Class 10 Memory Card Readers SF32UY دليل الاستخدام أجزاء الكمبيوتر 1
20 Philips PSC702 دليل الاستخدام أجزاء الكمبيوتر 1