Cypress CY7C1418AV18 دليل المستخدم

دليل المستخدم للجهاز Cypress CY7C1418AV18

جهاز: Cypress CY7C1418AV18
فئة: أجزاء الكمبيوتر
الصانع: Cypress
مقاس: 0.73 MB
مضاف: 4/30/2014
عدد الصفحات: 31
اطبع الدليل

تحميل

كيفية استخدام هذا الموقع؟

هدفنا هو أن نوفر لك وصولاً سريعًا إلى محتوى دليل المستخدم الخاص بـ Cypress CY7C1418AV18. باستخدام المعاينة عبر الإنترنت ، يمكنك عرض المحتويات بسرعة والانتقال إلى الصفحة حيث ستجد الحل لمشكلتك مع Cypress CY7C1418AV18.

لراحتك

إذا لم يكن البحث في دليل المستخدم Cypress CY7C1418AV18 مباشرة على موقع الويب هذا مناسبًا لك ، فهناك حلان محتملان:

  • عرض ملء الشاشة - لعرض دليل المستخدم بسهولة (بدون تنزيله على جهاز الكمبيوتر الخاص بك) ، يمكنك استخدام وضع العرض بملء الشاشة. لبدء مشاهدة دليل المستخدم Cypress CY7C1418AV18 بملء الشاشة ، استخدم الزر تكبير الشاشة.
  • التنزيل على جهاز الكمبيوتر الخاص بك - يمكنك أيضًا تنزيل دليل المستخدم Cypress CY7C1418AV18 على جهاز الكمبيوتر لديك والاحتفاظ به في ملفاتك. ومع ذلك ، إذا كنت لا تريد أن تشغل مساحة كبيرة على القرص الخاص بك ، فيمكنك دائمًا تنزيله في المستقبل من ManualsBase.
Cypress CY7C1418AV18 دليل الاستخدام - Online PDF
Advertisement
« Page 1 of 31 »
Advertisement
النسخة المطبوعة

يفضل العديد من الأشخاص قراءة المستندات ليس على الشاشة ، ولكن في النسخة المطبوعة. تم أيضًا توفير خيار طباعة الدليل ، ويمكنك استخدامه بالنقر فوق الارتباط أعلاه - اطبع الدليل. لا يتعين عليك طباعة الدليل بالكامل Cypress CY7C1418AV18 ولكن الصفحات المحددة فقط. ورق.

الملخصات

ستجد أدناه معاينات لمحتوى أدلة المستخدم المقدمة في الصفحات التالية لـ Cypress CY7C1418AV18. إذا كنت ترغب في عرض محتوى الصفحات الموجودة في الصفحات التالية من الدليل بسرعة ، فيمكنك استخدامها.

ملخصات المحتويات
ملخص المحتوى في الصفحة رقم 1

CY7C1416AV18, CY7C1427AV18
CY7C1418AV18, CY7C1420AV18
36-Mbit DDR-II SRAM 2-Word
Burst Architecture
Features Functional Description
■ 36-Mbit density (4M x 8, 4M x 9, 2M x 18, 1M x 36) The CY7C1416AV18, CY7C1427AV18, CY7C1418AV18, and
CY7C1420AV18 are 1.8V Synchronous Pipelined SRAM
■ 300 MHz clock for high bandwidth
equipped with DDR-II architecture. The DDR-II consists of an
SRAM core with advanced synchronous peripheral circuitry and
■ 2-word burst for reducing address bus frequency
a 1-bit b

ملخص المحتوى في الصفحة رقم 2

2M x 8 Array 2M x 9 Array 2M x 8 Array 2M x 9 Array CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Logic Block Diagram (CY7C1416AV18) Write Write 21 A Reg Reg (20:0) Address Register 8 LD K Output CLK R/W K Logic Gen. Control C DOFF Read Data Reg. C 16 CQ V 8 REF 8 Reg. Reg. Control CQ R/W Logic 8 8 NWS [1:0] Reg. 8 DQ [7:0] Logic Block Diagram (CY7C1427AV18) Write Write 21 A Reg Reg (20:0) Address Register 9 LD K Output CLK R/W K Logic Gen. Control C DOFF Read Data Reg. C 18 CQ V 9 REF 9

ملخص المحتوى في الصفحة رقم 3

1M x 18 Array 512K x 36 Array 512K x 36 Array 1M x 18 Array CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Logic Block Diagram (CY7C1418AV18) Burst A0 Logic Write Write 21 20 A Reg Reg (20:0) A Address (20:1) Register 18 LD K Output CLK R/W K Logic Gen. Control C DOFF Read Data Reg. C 36 CQ V 18 REF 18 Reg. Reg. Control CQ R/W Logic 18 18 BWS [1:0] Reg. 18 DQ [17:0] Logic Block Diagram (CY7C1420AV18) Burst A0 Logic Write Write 20 19 A Reg Reg (19:0) A Address (19:1) Register 36 LD K Outpu

ملخص المحتوى في الصفحة رقم 4

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Pin Configuration [1] The pin configuration for CY7C1416AV18, CY7C1427AV18, CY7C1418AV18, and CY7C1420AV18 follow. 165-Ball FBGA (15 x 17 x 1.4 mm) Pinout CY7C1416AV18 (4M x 8) 1 2 3 4 5 6 7 8 9 10 11 A CQ NC/72M A R/W NWS K NC/144M LD AA CQ 1 B NC NC NC A NC/288M K NWS ANC NC DQ3 0 C NC NC NC V AAA V NC NC NC SS SS D NC NC NC V V V V V NC NC NC SS SS SS SS SS E NC NC DQ4 V V V V V NC NC DQ2 DDQ SS SS SS DDQ F NC NC NC V V V V V NC NC NC D

ملخص المحتوى في الصفحة رقم 5

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Pin Configuration (continued) [1] The pin configuration for CY7C1416AV18, CY7C1427AV18, CY7C1418AV18, and CY7C1420AV18 follow. 165-Ball FBGA (15 x 17 x 1.4 mm) Pinout CY7C1418AV18 (2M x 18) 1 2 3 4 5 6 7 8 9 10 11 A CQ NC/72M A R/W BWS K NC/144M LD AA CQ 1 B NC DQ9 NC A NC/288M K BWS ANC NC DQ8 0 C NC NC NC V AA0A V NC DQ7 NC SS SS D NC NC DQ10 V V V V V NC NC NC SS SS SS SS SS E NC NC DQ11 V V V V V NC NC DQ6 DDQ SS SS SS DDQ F NC DQ12 NC

ملخص المحتوى في الصفحة رقم 6

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Pin Definitions Pin Name IO Pin Description Data Input Output Signals. Inputs are sampled on the rising edge of K and K clocks during valid write DQ Input Output- [x:0] operations. These pins drive out the requested data during a read operation. Valid data is driven out on Synchronous the rising edge of both the C and C clocks during read operations or K and K when in single clock mode. When read access is deselected, Q are automatically

ملخص المحتوى في الصفحة رقم 7

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Pin Definitions (continued) Pin Name IO Pin Description CQ Output Clock CQ Referenced with Respect to C. This is a free-running clock and is synchronized to the input clock for output data (C) of the DDR-II. In the single clock mode, CQ is generated with respect to K. The timing for the echo clocks is shown in the Switching Characteristics on page 23. CQ Output Clock CQ Referenced with Respect to C. This is a free-running clock and is sync

ملخص المحتوى في الصفحة رقم 8

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 is latched and stored into the 18-bit write presented to D Functional Overview [17:0] data register, provided BWS are both asserted active. On the [1:0] The CY7C1416AV18, CY7C1427AV18, CY7C1418AV18, and subsequent rising edge of the negative input clock (K) the infor- CY7C1420AV18 are synchronous pipelined Burst SRAMs is also stored into the write data mation presented to D [17:0] equipped with a DDR interface. register, provided BWS are bo

ملخص المحتوى في الصفحة رقم 9

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 is referenced Depth Expansion DDR-II. CQ is referenced with respect to C and CQ with respect to C. These are free-running clocks and are Depth expansion requires replicating the LD control signal for synchronized to the output clock of the DDR-II. In the single clock each bank. All other control signals can be common between is generated mode, CQ is generated with respect to K, and CQ banks as appropriate. with respect to K. The timings for

ملخص المحتوى في الصفحة رقم 10

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Truth Table [2, 3, 4, 5, 6, 7] The truth table for the CY7C1416AV18, CY7C1427AV18, CY7C1418AV18, and CY7C1420AV18 follows. Operation K LD R/W DQ DQ Write Cycle: L-H L L D(A1) at K(t + 1) ↑ D(A2) at K(t + 1) ↑ Load address; wait one cycle; input write data on consecutive K and K rising edges. Read Cycle: L-H L H Q(A1) at C(t + 1)↑ Q(A2) at C(t + 2) ↑ Load address; wait one and a half cycle; read data on consecutive C and C rising edges. NOP

ملخص المحتوى في الصفحة رقم 11

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Write Cycle Descriptions [2, 8] The write cycle description table for CY7C1427AV18 follows. BWS K K Comments 0 L L–H – During the Data portion of a write sequence, the single byte (D ) is written into the device. [8:0] ) is written into the device. L – L–H During the Data portion of a write sequence, the single byte (D [8:0] H L–H – No data is written into the device during this portion of a write operation. H – L–H No data is written into t

ملخص المحتوى في الصفحة رقم 12

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Instruction Register IEEE 1149.1 Serial Boundary Scan (JTAG) Three-bit instructions can be serially loaded into the instruction These SRAMs incorporate a serial boundary scan Test Access register. This register is loaded when it is placed between the TDI Port (TAP) in the FBGA package. This part is fully compliant with and TDO pins, as shown in TAP Controller Block Diagram on IEEE Standard #1149.1-1900. The TAP operates using JEDEC page 15. U

ملخص المحتوى في الصفحة رقم 13

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 IDCODE PRELOAD places an initial data pattern at the latched parallel outputs of the boundary scan register cells before the selection The IDCODE instruction loads a vendor-specific, 32-bit code into of another boundary scan test operation. the instruction register. It also places the instruction register between the TDI and TDO pins and shifts the IDCODE out of the The shifting of data for the SAMPLE and PRELOAD phases can device when the TA

ملخص المحتوى في الصفحة رقم 14

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 TAP Controller State Diagram [9] The state diagram for the TAP controller follows. TEST-LOGIC 1 RESET 0 1 1 1 TEST-LOGIC/ SELECT SELECT 0 IDLE DR-SCAN IR-SCAN 0 0 1 1 CAPTURE-DR CAPTURE-IR 0 0 0 0 SHIFT-DR SHIFT-IR 1 1 1 1 EXIT1-DR EXIT1-IR 0 0 0 0 PAUSE-DR PAUSE-IR 1 1 0 0 EXIT2-DR EXIT2-IR 1 1 UPDATE-IR UPDATE-DR 1 1 0 0 Note 9. The 0/1 next to each state represents the value at TMS at the rising edge of TCK. Document Number: 38-05616 Rev.

ملخص المحتوى في الصفحة رقم 15

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 TAP Controller Block Diagram 0 Bypass Register 2 1 0 Selection Selection TDI TDO Instruction Register Circuitry Circuitry 31 30 29 . . 2 1 0 Identification Register . 108 . . . 2 1 0 Boundary Scan Register TCK TAP Controller TMS TAP Electrical Characteristics [10, 11, 12] Over the Operating Range Parameter Description Test Conditions Min Max Unit V Output HIGH Voltage I = −2.0 mA 1.4 V OH1 OH V Output HIGH Voltage I = −100 μA1.6 V OH2 OH

ملخص المحتوى في الصفحة رقم 16

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 TAP AC Switching Characteristics [13, 14] Over the Operating Range Parameter Description Min Max Unit t TCK Clock Cycle Time 50 ns TCYC t TCK Clock Frequency 20 MHz TF t TCK Clock HIGH 20 ns TH t TCK Clock LOW 20 ns TL Setup Times t TMS Setup to TCK Clock Rise 5 ns TMSS t TDI Setup to TCK Clock Rise 5 ns TDIS t Capture Setup to TCK Rise 5 ns CS Hold Times t TMS Hold after TCK Clock Rise 5 ns TMSH t TDI Hold after Clock Rise 5 ns TDIH t Capt

ملخص المحتوى في الصفحة رقم 17

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Identification Register Definitions Value Instruction Field Description CY7C1416AV18 CY7C1427AV18 CY7C1418AV18 CY7C1420AV18 Revision Number 000 000 000 000 Version number. (31:29) Cypress Device ID 11010100010000111 11010100010001111 11010100010010111 11010100010100111 Defines the type of (28:12) SRAM. Cypress JEDEC ID 00000110100 00000110100 00000110100 00000110100 Allows unique (11:1) identification of SRAM vendor. ID Register 1111 Indi

ملخص المحتوى في الصفحة رقم 18

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Boundary Scan Order Bit # Bump ID Bit # Bump ID Bit # Bump ID Bit # Bump ID 0 6R 28 10G 56 6A 84 1J 1 6P29 9G 57 5B85 2J 2 6N 30 11F 58 5A 86 3K 3 7P 31 11G 59 4A 87 3J 4 7N32 9F 60 5C88 2K 5 7R 33 10F 61 4B 89 1K 6 8R 34 11E 62 3A 90 2L 7 8P 35 10E 63 2A 91 3L 8 9R 36 10D 64 1A 92 1M 9 11P 37 9E 65 2B 93 1L 10 10P 38 10C 66 3B 94 3N 11 10N 39 11D 67 1C 95 3M 12 9P 40 9C 68 1B 96 1N 13 10M 41 9D 69 3D 97 2M 14 11N 42 11B 70 3C 98 3P 15 9M 43

ملخص المحتوى في الصفحة رقم 19

~ ~ CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 DLL Constraints Power Up Sequence in DDR-II SRAM ■ DLL uses K clock as its synchronizing input. The input must DDR-II SRAMs must be powered up and initialized in a have low phase jitter, which is specified as t . KC Var predefined manner to prevent undefined operations. ■ The DLL functions at frequencies down to 120 MHz. Power Up Sequence ■ If the input clock is unstable and the DLL is enabled, then the ■ Apply power and drive DOFF eith

ملخص المحتوى في الصفحة رقم 20

CY7C1416AV18, CY7C1427AV18 CY7C1418AV18, CY7C1420AV18 Current into Outputs (LOW) ........................................ 20 mA Maximum Ratings Static Discharge Voltage (MIL-STD-883, M 3015).... >2001V Exceeding maximum ratings may impair the useful life of the Latch up Current..................................................... >200 mA device. These user guidelines are not tested. Storage Temperature ................................. –65°C to +150°C Operating Range Ambient Temperature with Pow


أدلة المستخدم البديلة
# دليل الاستخدام فئة تحميل
1 Cypress CapSense CY8C20x36 دليل الاستخدام أجزاء الكمبيوتر 0
2 Cypress CY14B101L دليل الاستخدام أجزاء الكمبيوتر 0
3 Cypress CY14B101LA دليل الاستخدام أجزاء الكمبيوتر 0
4 Cypress CY14B104N دليل الاستخدام أجزاء الكمبيوتر 0
5 Cypress AutoStore STK14CA8 دليل الاستخدام أجزاء الكمبيوتر 0
6 Cypress CY14B101Q2 دليل الاستخدام أجزاء الكمبيوتر 0
7 Cypress CY14B104L دليل الاستخدام أجزاء الكمبيوتر 0
8 Cypress CY2048WAF دليل الاستخدام أجزاء الكمبيوتر 0
9 Cypress CY14B108L دليل الاستخدام أجزاء الكمبيوتر 0
10 Cypress 7C185-15 دليل الاستخدام أجزاء الكمبيوتر 0
11 Cypress CY14B104NA دليل الاستخدام أجزاء الكمبيوتر 0
12 Cypress CY14B104M دليل الاستخدام أجزاء الكمبيوتر 0
13 Cypress AutoStore STK17TA8 دليل الاستخدام أجزاء الكمبيوتر 0
14 Cypress CY62158E دليل الاستخدام أجزاء الكمبيوتر 0
15 Cypress CY14B256L دليل الاستخدام أجزاء الكمبيوتر 0
16 Sony MSAKIT-PC4A دليل الاستخدام أجزاء الكمبيوتر 2
17 Sony MRW62E-S1 2694866142 دليل الاستخدام أجزاء الكمبيوتر 5
18 Philips MATCH LINE 9596 دليل الاستخدام أجزاء الكمبيوتر 17
19 Sony 64GB SDHC Class 10 Memory Card Readers SF32UY دليل الاستخدام أجزاء الكمبيوتر 1
20 Philips PSC702 دليل الاستخدام أجزاء الكمبيوتر 1